| Altera stellt Innovationen für kommende 28-nm-FPGAs vor |
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| Embedded HardCopy[r] -Blöcke, 28-Gbit/s-Transceiver und partielle Rekonfigurierung |
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San Jose, Kalif., 1. Februar 2010 – Mit verschiedenen innovativen Funktionen, die in die kommenden 28-nm-FPGAs implementiert werden, unterstreicht Altera seine technologische Führungsrolle. Zu den neuen speziellen Funktionsmerkmalen gehören eingebettete HardCopy-Blöcke, eine neue Methode der partiellen Rekonfigurierung sowie Embedded-Transceiverblöcke mit 28 Gbit/s. Damit wird die Komplexität und die I/O-Performance der kommenden FPGA-Generation von Altera signifikant gesteigert und die Wettbewerbsposition gegenüber ASICs und ASSPs weiter gestärkt
Das enorme Wachstum von bandbreitenintensiven Anwendungen wie HD-Video, „Cloud Computing“, Online-Datenspeicherung oder mobiles Video stellt eine Herausforderung sowohl für Anbieter der Infrastruktur als auch für Geräteentwickler dar. Sie stehen vor der Aufgabe, die Bandbreite entsprechend zu erhöhen, ohne die Vorgaben bei der Energie- und Kosteneffizienz außer Acht zu lassen. Altera adressiert mit seinen neuesten Lösungen derartige Herausforderungen.
Die neuen Embedded-HardCopy-Blöcke sind kundenspezifisch modifizierbare IP-Blöcke, die die speziellen Merkmale der HardCopy-ASICs von Altera nutzen. Sie werden dafür genutzt, um Standard- oder logikintensive Funktionen wie Interface-Protokolle, applikationsspezifische Funktionen oder proprietäre, kundenspezifische IP in Hardware zu realisieren. Die eingebetteten HardCopy-Blöcke ermöglichen Entwicklern eine schnelle Marktumsetzung für ihre Designs, während Kosten und Leistungsaufnahme gesenkt werden. Für Altera bedeutet dieser innovative Ansatz, dass das Unternehmen schnell neue Produktvarianten realisieren und damit spezifische Märkte adressieren kann.
Partielle Rekonfigurierung erlaubt Entwicklern die Neukonfigurierung von Teilen auf dem FPGA, während andere Sektionen weiter laufen. Dieser Aspekt ist sehr wichtig in Systemen, wo Stillstandszeiten kritisch sind, da Entwickler ihre Updates machen oder neue Funktionen hinzufügen können, ohne die laufenden Services unterbrechen zu müssen. Partielle Rekonfigurierung verbessert auch die effektive Logikausnutzung und damit die Kosten bzw. die Energieeffizienz, da im FPGA keine Funktionen implementiert werden müssen, die nicht simultan ablaufen. Stattdessen können diese Funktionen in einem externen Speicher abgelegt und bei Bedarf geladen werden. Damit wird die erforderliche FPGA-Größe reduziert, wobei mehrere Applikationen auf einem einzigen FPGA ablaufen können, was sowohl die Boardfläche als auch die Leistungsaufnahme reduziert.
Bisher waren Lösungen für die partielle Rekonfigurierung sehr zeitaufwändig, da sie vom Entwickler detaillierte Kenntnisse der FPGA-Architektur erforderten. Altera vereinfacht nun diesen Prozess signifikant, indem diese Funktionalität auf dem bewährten inkrementalen Design-Flow der Quartus® II Design-Software aufgesetzt wird.
Altera baut darüber hinaus seine führende Stellung bei Embedded-Transceivern aus, mit der Entwicklung von 28-Gbit/s-Transceivern, die auch in den neuen 28-nm-FPGAs implementiert werden. Mit diesen High-Speed-Transceivern können Kunden Designs wie 400-G-Systeme auf einem einzigen Chip implementieren, ohne Zusatzkosten durch externe Komponenten.
„Vor zwei Jahren stellte Altera die industrieweit ersten 40-nm-FPGAs vor und lieferte auch die ersten Embedded-Transceiver mit 11,3 Gbit/s,“ sagte John Daane, President, Chairman und CEO von Altera. „Beim Übergang zum nächsten Prozessknoten werden wir mit den neuartigen Innovationen über die Vorteile des Gesetzes von Moore hinausgehen, um die Bandbreiten-Herausforderungen zu meistern, während die Kosten- und Effizienz-Vorgaben erfüllt werden.“ |
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Über Altera
Mit den programmierbaren Lösungen von Altera können System- und Halbleiter-Hersteller ihre Produkte schnell und kosteneffektiv entwickeln bzw. differenzieren und sich so Marktvorteile sichern. Mehr über die FPGA-, CPLD- und ASIC-Bausteine von Altera unter: www.altera.com. |
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