Mentor Graphics erweitert funktionale Verifikations-Plattform Questa in Richtung Low-Power-Designs

WILSONVILLE, Oregon/USA, 21. Mai 2007 – Mentor Graphics Corporation erweitert ihre umfangreiche Questa™ Verifikationslösung. Questa vereint Tools, Methodologien sowie Industriepartner und bietet Designern von heute einen neuen Level an Produktivität und Effizienz in der Verifikation. Die Erweiterung umfasst die neue funktionale Verifikationsplattform Questa 6.3. Diese unterstützt Low-Power-Verifikation und bietet leistungsfähige Funktionen zum Verifikationsmanagement, die Closed-Loop-Management-Reporting, Analyse und Dokumentation ermöglichen. Ferner enthält sie verbesserte Debugging-Funktionen und die Version 3.0 der industrieweit ersten Open-Source standardbasierten Advanced-Verification-Methodology (AVM). „Leistung und Komplexität sind bei Designs die treibenden Kräfte, die die heutigen Verifikations-Flows beeinflussen“, sagte Robert Hum, Vice-President und General-Manager von Mentor Graphics Design Verification and Test Division. „Die Komplexität wird auch für die Designwerkzeuge zu einer immer größeren Herausforderung. Mit der funktionalen Verifikationsplattform Questa 6.3 lösen wir diese Probleme. Denn diese liefert die entscheidenden Funktionen, die Designer heute benötigen. Gleichzeitig beseitigt sie viele Tool- und Integrationsprobleme, welche die heutigen Design-Flows kompliziert machen. Diese Kombination bietet die notwendige Produktivitätssteigerung, damit Teams mit heutigen Designs erfolgreich sind.“ Verifikation des Low-Power-Verhaltens auf RTL Das effiziente Verwalten der Leistungsaufnahme ist ein entscheidender Designaspekt in vielen Märkten. Durch die zunehmende Größe heutiger Designs sind der traditionelle Post-Place- und Route-Ansatz sowie die Verifikation von Low-Power-Designtechniken wie Power-Gating und Retention unpraktisch geworden. Die funktionale Verifikationsplattform Questa 6.3 enthält eine neue Simulationstechnologie, die die Verifikation der Power-Control-Logik auf RTL (Register Transfer Level) vor der Synthese ermöglicht. In diesem Stadium ist es einfacher, Probleme bei der Implementierung der System-Power-Architektur zu validieren und zu beheben. Mit Questa 6.3 können Designer Low-Power-Designinhalte ohne Modifizieren ihres RTL-Codes spezifizieren. Dies reduziert kostspieliges erneutes Verifizieren von bestehenden IP (Intellectual Property) -Blöcken. Questa 6.3 simuliert exakt das Ein- und Abschaltverhalten. Damit lässt sich überprüfen, ob der Chip in allen Power-Zuständen des Systems wie beabsichtigt funktioniert. Um die allgemeine Verwendung von Retention in heutigen Designs zu unterstützen, erlaubt Questa 6.3 die einfache Spezifikation der Retention-Fähigkeiten sowohl mit Flip-Flops und Latches als auch mit Speichern im RTL-Design. Diese Funktionsmerkmale gestatten in einem frühen Stadium des Designzyklus die Identifizierung von schwierigen Fehlern, zum Beispiel beim Zusammenspiel von Registertakt und Reset-Signal mit den Save-, Restore- und Retention-Zuständen. Mentor Graphics unterstützt das Unified-Power-Format (UPF) von Accellera. Das Questa-Power-Configuration-File wurde Accellera geschenkt und für die Entwicklung des neuen Industriestandards verwendet. Dieser bietet die Portabilität von Low-Power-Designdaten und die Interoperabilität von Werkzeugen in einem Low-Power-Design-Flow. Umfassendes Closed-Loop-Verifikations-Management liefert nutzbare Ergebnisse Designer werden von ihren Verifikationswerkzeugen mit einer riesigen Anzahl von Daten konfrontiert. Verwertbare Daten aus dieser Informationsflut zu bekommen, ist der Schlüssel zu mehr Produktivität in der Verifikation. Die Verifikationsplattform Questa 6.3 bietet ein Werkzeugpaket zum Verifikationsmanagement mit einer Unified-Coverage-Database (UCDB), die alle Verifikationsdaten sammelt und verwaltet und in Microsoft Word, Excel und XML geschriebene Verifikationspläne automatisch importiert. Zudem enthält sie ein Tracking- und Reporting-System, das die Verifikationsschleife schließt, indem es Covergage-Informationen liefert, die auf den Verifikationsplan abgebildet sind. Der Verifikationsmanager von Questa optimiert den Verifikationsprozess durch die Identifizierung von redundanten Tests, von Tests, die einen speziellen Zweck erfüllen – zum Beispiel höchste Coverage innerhalb einer vorgegebenen Simulationszeit oder Tests, die spezielle Coverage-Bereiche betreffen – sowie von funktionalen Bereichen, die bisher nicht verifiziert wurden. Mit diesen verwertbaren Ergebnissen können Verifikationsteams die Effizienz verbessern und die Zeit für die Coverage reduzieren. Verbessertes Debugging reduziert die Reparaturzeit Der Engpass innerhalb der Verifikation ist die für Analyse und Fehlerbehebung benötigte Zeit. Questa 6.3 verfügt über neue Funktionen zur Beschleunigung des Debugging-Prozesses. Dazu gehören die grafische und auf Quellcode basierende Rückverfolgung von falschen Ergebnissen an ihren Ursprung und innovative Assertion-Debug-Fähigkeiten. Questas Assertion-Thread-Viewer bietet einen grafischen Überblick über die Evaluierung einer Assertion oder Coverage-Eigenschaft von der ursprünglichen Aktivierung bis zum endgültigen Erfolg oder Misserfolg. Diese Funktionalität liefert alle erforderlichen Informationen um zu erkennen, ob eine Assertion funktioniert oder nicht und um die Qualität von Assertions zu verbessern. Dies geschieht durch die Identifizierung von schlecht geschriebenen Eigenschaften, welche die Performance der Simulation erheblich beeinflussen können. AVM 3.0 erweitert die erste Open-Source-Verifikations-Methodologie Die Advanced-Verification-Methodology (AVM) von Mentor ist die erste „echte“ System-Level-zu-RTL-Verifikations-Methodologie. AVM integriert fortschrittliche Verifikationstechniken wie Constrained-Random-Stimulus, funktionale Coverage und Assertions in ein einziges Transaction-Level-Modeling(TLM)-basiertes Framework, das sowohl in SystemC als auch in SystemVerilog implementiert ist. Alle AVM-Bibliotheken sind als Quellcode in SystemVerilog und SystemC erhältlich. AVM 3.0 umfasst jetzt verbesserte Management- und Berichtsfunktionen, weitere Top-Level-Umgebungen zur Integration der IP von Drittanbietern und ein überarbeitetes Verifikations-Kochbuch – das AVM-Anwenderhandbuch –, das neue Informationen über objektorientierte Programmierung und das Arbeiten mit Modulen enthält. Verfügbarkeit Die Verifikationsplattform Questa 6.3 ist ab dem 2. Quartal 2007 erhältlich und beinhaltet auch den Zugang zum Advanced-Verification-Methodology-Portal. AVM 3.0 ist kostenlos als Standard-Open-Source-Lizenz ab dem 2. Quartal 2007 verfügbar. Weitere Produktinformationen gibt es unter www.mentor.com/questa Mentor Graphics ist ein eingetragenes Warenzeichen und Questa ist ein Warenzeichen der Mentor Graphics Corporation. Alle übrigen Unternehmens- oder Produktnamen sind eingetragene Warenzeichen oder Warenzeichen ihrer jeweiligen Besitzer.

Über Mentor Graphics Mentor Graphics Corporation (Nasdaq: MENT) gehört zu den weltweit führenden Unternehmen, die Software- und Hardwarelösungen für die Entwicklung elektronischer Schaltungen anbieten. Zu Mentors Portfolio gehören Produkte, Beratungs- und Supportdienstleistungen, auf die die weltweit erfolgreichsten Elektronik- und Halbleiterhersteller vertrauen und dies mit der Verleihung zahlreicher Auszeichnungen an Mentor zum Ausdruck gebracht haben. Das 1981 gegründete Unternehmen erzielte in den zurückliegenden zwölf Monaten einen Gesamtumsatz von über 800 Mio. US-Dollar und beschäftigt weltweit ca. 4.250 Mitarbeiter. Der Hauptsitz von Mentor Corporate befindet sich den USA, 8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777; Die Adresse der Niederlassung im Silicon Valley lautet: 1001 Ridder Park Drive, San Jose, Kalifornien 95131-2314. Weitere Informationen unter: http://www.mentor.com