Mentor Graphics erläutert Strategie für Design, Verifikation und Test von 3D-ICs

WILSONVILLE, Oregon/USA, 07. April 2011 - Mentor Graphics gab seine Strategie zur Erfüllung der EDA-Anforderungen hinsichtlich Design, Verifikation, Fertigung und Test von integrierten Schaltungen mit mehreren übereinander gestapelten „Dies“, die üblicherweise auch als „3D-IC“ bezeichnet werden, bekannt. Ferner kündigte das Unternehmen eine 3D-IC-Testlösung an. Diese verwendet verschiedene Komponenten der Tessent-Design-for-Test-Produktlinie für hierarchische Scan- und Built-in-Self-Tests (BIST) von integrierten Multi-Dies. „3D-ICs erzeugen großes Interesse und riesige Nachfrage. Denn sie bieten bei der Verbesserung der Leistungsfähigkeit, Verringerung der Stromaufnahme, Kostenreduktion und Funktionalitätssteigerung in kleinen Gehäusen eine Alternative zur traditionellen Skalierung“, kommentiert Walden C. Rhines, CEO und Chairman von Mentor Graphics. „Zusammen mit führenden Kunden, die aktiv an Produkten mit einem Ansatz zur Stapelung mehrerer Dies arbeiten, validieren wir den Einsatz unserer Produkte für die erfolgreiche Entwicklung von 3D-ICs. Dies schließt die Nutzung von Interposern oder so genannter 2,5D- und 3D-Modelle mit Silizium-Durchkontaktierungen (Through-Silicon-Vias – TSVs) ein. Unabhängig davon, welchen Ansatz ein Kunde wählt, wird er eine Mentor-Lösung zur Verfügung haben.“ „Heute präsentierten wir unsere 3D-IC-Testlösung für 2,5D- und 3D-Testanforderungen“, sagt Joseph Sawicki, Vice-President und General-Manager der Design-to-Silicon-Division von Mentor Graphics. „Auf der kommenden Design Automation Conference werden wir mehr über unsere Multi-Die-Design-Rule-Checking-, Layout-versus-Schematic- und Extraktions-Lösungen für 3D-ICs verkünden, die die Auswirkungen von TSV auf die physikalische Verifikation adressieren. In den kommenden Monaten werden wir sowohl Lösungen für Interposer und Package-Routing vorstellen als auch eine Produkt-Roadmap, die den zukünftigen Anforderungen des Marktes gerecht wird.“ Hierarchischer Test von 3D-ICs Die Tessent-Lösung für 3D-IC-Test kombiniert verschiedene Funktionen, die höchste Testqualität liefern und gleichzeitig die Entwicklungszeit und Fertigungskosten verringern. Die Kombination der Logiktestprodukte Tessent TestKompress und Tessent LogicBIST generiert sowohl stark komprimierte deterministische Scan-Muster als auch Zufallsmuster auf dem Chip, die zusammen eine sehr hohe Abdeckung bei verringerter Testzeit gewährleisten. Dies ist entscheidend, da geringe Fehlerraten im „Known good die“-Stadium wesentlich zum Erreichen einer akzeptablen Packaging-Ausbeute bei der Produktion von 3D-ICs beitragen. Eine kürzere Testzeit wird für 3D umso wichtiger, weil die 3D-Stapelung zusätzliche Prüfschritte für Baugruppenteile erforderlich machen kann. Eine weitere wichtige Anforderung bei 3D-ICs ist die Fähigkeit, die bestückte Multi-Die-Struktur vollständig zu testen. Dies bringt jedoch neue Herausforderungen im Testzugang und Durchsatz mit sich. Erfolgreiches Testen hängt von der Fähigkeit ab, Logic-Built-in-Self-Test (LBIST), Speicher-BIST, Analogtest und Boundary-Scan-Test in einer integrierten Art und Weise zu kombinieren und Testbefehle und –muster über mehrere Dies in einer hierarchischen Weise zu verteilen. Die Mentor-Produkte Tessent TestKompress, Tessent LogicBIST, Tessent MemoryBIST, Tessent BoundaryScan, Tessent PLLTest und Tessent SerdesTest bieten zusammen eine nahtlose Infrastruktur für das Testen von 3D-Strukturen inklusive Prozessorkerne, Logik, Speicher und Hochgeschwindigkeits-I/Os. Ein wesentlicher Vorteil der Tessent-Lösung ist die Wiederverwendung von Die-Level-ATPG- und BIST-Tests auf Gehäuseebene. Die Tessent-Insertion-Technologie ermöglicht die Erstellung einer hierarchischen DFT-Architektur, die auf dem IEEE-1149.1-Standard mit 3D-Erweiterungen wie TSV-basierte „Test-Elevators“ beruht. Diese Testverteilungs- und Steuerungsarchitektur ermöglicht es, Die-Level-Muster nach dem Packaging über mehrere Dies zu routen. Scan-Muster können durch den Zugriff auf Scan-Ketten auf mehreren Dies auch für TSV-Verbindungen verwendet werden. Darüber hinaus lassen sich für Dies genutzte ATPG-Muster mit automatischem Testmuster-Retiming auf der Package-Ebene neu ausrichten. Dies gestattet Ingenieuren die Wiederverwendung von Testmustern und die Verkürzung der Testentwicklungszeit. Das Tessent MemoryBIST Produkt gestattet At-Speed-Tests von gestapelten Speicher-Dies. Dabei unterstützt es alle gängigen DRAM-Protokolle und ermöglicht die Post-Silicon-Programmierung von Speicherparametern (Adressgröße, Wellenformen) und Testalgorithmen. Speicher-BIST-Controller können dadurch in einem Logik-Die eine Vielzahl gestapelter Speicher-Dies für verschiedene Produktvariationen verarbeiten. Dieses Produkt unterstützt At-Speed-Tests von Speicherbussen, die sowohl Bond-Drähte als auch TSV-Verbindungen abdecken. Die Möglichkeit eines gemeinsamen Busses erlaubt das Testen mehrerer Speicher-Dies auf derselben Verbindung. (Mentor Graphics, Mentor, Tessent und TestKompress sind eingetragene Warenzeichen der Mentor Graphics Corporation. Alle übrigen Unternehmens- oder Produktnamen sind eingetragene Warenzeichen oder Warenzeichen ihrer jeweiligen Besitzer.)

Über Mentor Graphics Mentor Graphics Corporation (Nasdaq: MENT) gehört zu den weltweit führenden Unternehmen, die Software- und Hardwarelösungen für die Entwicklung elektronischer Schaltungen anbieten. Zu Mentors Portfolio gehören Produkte, Beratungs- und Supportdienstleistungen, auf die die weltweit erfolgreichsten Elektronik- und Halbleiterhersteller vertrauen und dies mit der Verleihung zahlreicher Auszeichnungen an Mentor zum Ausdruck gebracht haben. Das 1981 gegründete Unternehmen erzielte in den zurückliegenden zwölf Monaten einen Gesamtumsatz von über 800 Mio. US-Dollar. Der Hauptsitz von Mentor Corporate befindet sich den USA, 8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777. Weitere Informationen unter: www.mentor.com