Mentor Graphics sorgt für breitere Akzeptanz der UVM

WILSONVILLE, Oregon/USA, 24. Februar 2012 – Mentor Graphics kündigt erweiterten Support für die Universal Verification Methodology (UVM) an. Die UVM steigert die Produktivität in der funktionalen Verifikation, da sie die Wiederverwendung bestimmter Verifikations-Komponenten unterstützt. Für Verifikationsteams, die wenig Erfahrung mit der UVM haben, ist die Implementierung einer UVM-basierten Verifikationsumgebung nicht einfach. Um die ersten Schritte zu erleichtern, bietet Mentor mit UVM Express nun eine Lösung zur stufenweisen Einführung der UVM. Manch andere Verifikationsteams verfügen zwar über eine etablierte UVM-basierte Verifikationsumgebung, sie stehen jedoch vor der Herausforderung, ihren vertrauten Verifikationsansatz auf eine höhere Abstraktionsebene zu verlagern, wo ein neuer Level an System-Verifikation erreicht werden kann. Für diese Verifikationsteams liefert Mentor mit UVM Connect ein Tool, das standardmäßige TLM-1.0- und TLM-2.0-Konnektivität zwischen Modellen bietet, die in SystemC und UVM SystemVerilog geschrieben sind. „Mentor sieht weiterhin großes Interesse an der UVM und wir sind bestrebt, die UVM zu einem integralen Bestandteil eines jeden funktionalen Verifikations-Flows zu machen“, sagte John Lenyo, Vice-President und General-Manager der Design-Verification-Technology-Division von Mentor Graphics. „Verifikationsteams, die die UVM erstmals nutzen, können mit UVM Express einfach und intuitiv die ersten Schritte machen und die Produktivität vieler weiterer Designprojekte schnell erhöhen. Mit UVM Connect haben wir eine Verbindung zwischen den Abstraktionsebenen geschaffen, die es Design- und Verifikationsingenieuren ermöglicht, von den besten Funktionsmerkmalen der jeweiligen Ebene zu profitieren, ohne auf die Wiederverwendbarkeit verzichten zu müssen.“ Über UVM Express Verifikationsteams unterliegen oft zeitlichen und finanziellen Beschränkungen, die die Einführung von neuen Methoden erschweren. Genau diesen Teams will die UVM helfen, jedoch ist die erste Stufe zur Einführung derzeit noch sehr hoch. UVM Express gestattet es nun, eine Testbench-Umgebung aufzubauen, die Abstraktionsebene zu erhöhen, die Qualität der Tests zu überprüfen und über das Schreiben von Tests nachzudenken. Jeder dieser für UVM Express skizzierten Schritte ist ein wiederverwendbares Teil der Verifikations-Infrastruktur. Diese UVM-Express-Schritte bieten die Möglichkeit, die UVM stufenweise einzuführen und mit jeder Stufe lassen sich die Verifikationsproduktivität verbessern und Verifikationsresultate erzielen. Die Verwendung von UVM Express ist kein Ersatz für die vollständige UVM, sie ermöglicht aber zu jeder Zeit volle UVM-Migration oder Koexistenz. UVM Express hilft jedem, unabhängig von seinen Erfahrungen, die Time-to-Success zu beschleunigen. Über UVM Connect Da Designteams zur Analyse und Definition der Systemarchitektur auf höhere Abstraktionsebenen wechseln, wurden effiziente, wiederverwendbare funktionale Modelle dringend notwendig. Design- und Verifikationsteams arbeiten mit einer Vielzahl von funktionalen Modellen in verschiedenen Design-Sprachen, in erster Linie SystemC und SystemVerilog, wobei die jeweilige Sprache ausgewählt wird, um ihre speziellen Vorteile zu nutzen. Durch Unterstützung von sprachübergreifender Kommunikation mittels standardisierten Transaction-Level-Modeling- (TLM) Schnittstellen erlaubt es UVM Connect, SystemC-Architektur-Modelle als Referenz in der SystemVerilog-Verifikation wiederzuverwenden. Zudem erweitert UVM Connect den Bestand an Verifikations-IP (VIP), da es die Integration von Standard-VIP erleichtert. Verifikationsteams können damit die Produktivität in Umgebungen mit unterschiedlichen Sprachen und Werkzeugen maximieren, indem sie entweder SystemC oder SystemVerilog zur Implementierung von wichtigen Teilen ihrer Testbench nutzen. UVM Connect bietet außerhalb von SystemVerilog direkten Zugriff auf UVM-Status- und -Control-Flows. Verfügbarkeit UVM Express und UVM Connect sind ab sofort erhältlich und stehen zum Download auf der Mentor-Verification-Academy-Website bereit: verificationacademy.com Zudem sind Verification-Academy-Module über die Verwendung von UVM – UVM Express und UVM Advanced – sowie zusätzliches Schulungsmaterial und Online-Dokumentation auf der Verification-Academy-Website verfügbar. (Mentor Graphics und Mentor sind eingetragene Warenzeichen der Mentor Graphics Corporation. Alle übrigen Unternehmens- oder Produktnamen sind eingetragene Warenzeichen oder Warenzeichen ihrer jeweiligen Besitzer.)

Über Mentor Graphics Mentor Graphics Corporation (Nasdaq: MENT) gehört zu den weltweit führenden Unternehmen, die Software- und Hardwarelösungen für die Entwicklung elektronischer Schaltungen anbieten. Zu Mentors Portfolio gehören Produkte, Beratungs- und Supportdienstleistungen, auf die die weltweit erfolgreichsten Elektronik- und Halbleiterhersteller vertrauen und dies mit der Verleihung zahlreicher Auszeichnungen an Mentor zum Ausdruck gebracht haben. Das 1981 gegründete Unternehmen erzielte in den zurückliegenden zwölf Monaten einen Gesamtumsatz von ca. 915 Mio. US-Dollar. Der Hauptsitz von Mentor Corporate befindet sich den USA, 8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777. Weitere Informationen unter: www.mentor.com