Mentor Graphics präsentiert erste UPF-basierte Low-Power-Verifikationslösung vom IP bis zum System

WILSONVILLE, Oregon/USA, 22. April 2013 – Mentor Graphics kündigt die Verfügbarkeit des ersten UPF-basierten Low-Power-Verifikations-Flows an, der vom IP bis zum System reicht. Das IEEE-1801 UPF (Unified Power Format) hat sich als Low-Power-Standard etabliert und ermöglicht es Entwicklern, den Power-Intent eines Designs gesondert vom Design selbst zu spezifizieren, um bei Power-Management-Techniken Wiederverwendung, Portabilität und größere Flexibilität zu gewährleisten. Mentor bietet sowohl für die funktionale Verifikationsplattform Questa als auch für die Hardware-Emulatoren der Veloce-Familie UPF-Unterstützung auf Plattformebene. Anwender können somit für den Power-Intent eine einzelne Spezifikation generieren, die wiederverwendbar und konsistent ist und die Low-Power-Verifikation über Simulation, Emulation und formale Anwendungen erleichtert. „Power-Management ist heute bei nahezu allen komplexen Designs ein wichtiger Aspekt, der den gesamten Design- und Verifikations-Flow beeinflusst. UPF ermöglicht wiederverwendbare und frühe Verifikation von Power-Management-Architekturen und gewährleistet die Implementierung in Übereinstimmung mit den Spezifikationen des Power-Intent“, erläutert Erich Marschner, Vice-Chair der IEEE-P1801-UPF-Working-Group und Verification-Architect bei Mentor Graphics. „Mentor Graphics hat bei der Entwicklung des UPF-Standards eine führende Rolle übernommen. Parallel dazu arbeiteten wir an der Auslieferung einer umfassenden, offenen UPF-basierten Lösung mit Questa-Verification und Veloce-Emulation. Zusammen bieten diese eine höhere Simulationsleistung, neue Möglichkeiten zum Debuggen des Power-Intent, Verifikation des Low-Power-Clock-Domain-Crossing (CDC) und Low-Power-Emulation. Anwender können damit alle Low-Power-Aspekte ihres Designs in einer leicht handhabbaren IP/Block-zu-System-Methodik gründlich überprüfen und debuggen.“ Fortschrittliches simulieren, visualisieren und debuggen: Die neueste Questa-Version liefert ein bis zu sechsfach höhere UPF-Simulationsleistung und damit die notwendigen „Pferdestärken“, um die Integration eines Subsystems oder vollständigen Chips mit der Power-Management-Architektur zu verifizieren. Diese Leistung kombiniert mit der neuen Power-Intent-Transparenz in der Questa-GUI sowie automatischen Low-Power-Überprüfungen ermöglicht Anwendern die einfache und vollständige Verifikation, Visualisierung und das Debugging aller Effekte, die durch das Hinzufügen des UPF zu RTL- und Gate-Level-Simulatoren auftreten. Die funktionale Verifikationsplattform Questa bietet auch neue automatische Low-Power-Coverage-Metriken. Zudem erleichtert die Generierung eines Low-Power-Testplans die Integration von Power-Management-Coverage-Punkten in eine umfassende Coverage-Closure-Strategie. Die neueste Version verbessert den Support und die Kompatibilität für das offene Bibliotheksformat Liberty, das einen reibungslosen Ablauf zwischen Low-Power-Synthese und Implementierung unterstützt. Low-Power-CDC-Verifikation: Mit der wachsenden Anzahl unterschiedlicher Clock-Domains in komplexen SoCs wird die CDC-Verifikation entscheidend, um Probleme durch sich gegenseitig beeinflussende Takte zu finden, die mit simulations-basierten Techniken nicht nachgewiesen werden können. Da UPF eine Power-Intent-Logik einführt, die in Pfade eingefügt werden kann, die Clock-Domain-Grenzen überschreiten, liest Questa CDC nun UPF, um automatisch Fehler, die durch diese zusätzliche Logik hervorgerufen werden, zu erkennen und so die Low-Power-CDC-Verifikation zu gewährleisten. Verifikation der Power-Control-Software: Die frühe Validierung von Software-basierten Power-Control-State-Machines erfordert eine leistungsfähige Hardware-Emulation. Der Veloce-Emulator liefert für die Low-Power-Emulation nun den umfangreichsten UPF-Support. Die UPF-Power-Intent-Logik wird automatisch synthetisiert und es werden dynamische Überprüfungen zur Überwachung der Low-Power-Funktionalität durchgeführt. Zudem warnt er die Anwender im Falle eines inkorrekten Low-Power-Verhaltens. Mit Veloce kann Anwendungssoftware nun in Power-kritischen Szenarien ablaufen. „Veloce mit UPF liefert die Performance und Kapazität, die zur Validierung von Power-Management-Software erforderlich ist”, sagt Eric Selosse, Vice-President und General-Manager, Mentor Emulation Division. „Die Verifikation und das Debugging dieses Codes ist entscheidend, um bei Mobilgeräten eine optimale Batterielebensdauer zu erreichen.“ „Designteams, die auf der Suche nach neuen Wegen zur Reduzierung der Leistungsaufnahme sind, erzielen durch die Implementierung einer Low-Power-Strategie auf RTL und darüber die größte Wirkung“, kommentiert Shawn McCloud, Vice-President Marketing, Calypto Design Systems. „Es ist spannend zu sehen, dass Mentor Graphics den UPF-Standard nutzte, um einen neuen Low-Power-Flow zu generieren, mit dem Unternehmen viel leichter Low-Power-Methodiken früh im Design- und Verifikationszyklus anwenden können, wo sie den größten Einfluss haben.“ (Mentor Graphics, Questa und Veloce sind eingetragene Warenzeichen der Mentor Graphics Corporation. Alle übrigen Unternehmens- oder Produktnamen sind eingetragene Warenzeichen oder Warenzeichen ihrer jeweiligen Besitzer.)

Über Mentor Graphics Mentor Graphics Corporation (Nasdaq: MENT) gehört zu den weltweit führenden Unternehmen, die Software- und Hardwarelösungen für die Entwicklung elektronischer Schaltungen anbieten. Zu Mentors Portfolio gehören Produkte, Beratungs- und Supportdienstleistungen, auf die die weltweit erfolgreichsten Elektronik- und Halbleiterhersteller vertrauen und dies mit der Verleihung zahlreicher Auszeichnungen an Mentor zum Ausdruck gebracht haben. Das 1981 gegründete Unternehmen erzielte in den zurückliegenden zwölf Monaten einen Gesamtumsatz von ca. 1.015 Mio. US-Dollar. Der Hauptsitz von Mentor Corporate befindet sich den USA, 8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777. Weitere Informationen unter: www.mentor.com